PENGEMBANGAN PROTOTYPE SIMULASI HARDWARE KOMPRESI DATA DENGAN MENGGUNAKAN VHDL

Kompresi data bukan hal yang baru lagi dalam dunia komputer. Kompresi data yang ada saat ini berupa Perangkat Lunak untuk melakukan kompresi data. Dalam melakukan kompresi data ada berbagai macam metode, seperti Huffman,Arimetic Coding,DMC,Limple Ziv Welch (LZW) dan lain-lain. Dalam Skripsi ini penulis menggunakan algoritma LZW untuk mensimulasikan Kompresi data. Algoritma LZW ini di implementasikan ke dalam bahasa VHDL dengan menggunakan aplikasiAltera Max +plus 10.2 untuk membuat prototype simulasi hardware kompresi data.